为啥说台积电是地表最强晶圆厂？因为从 SRAM 的微缩突破就能看出来。

10月27日，行业内都在聊台积电在 SRAM 上的大动作，那就是卡在业内 8 年的 SRAM 微缩难题，终于被它啃下来了，单元面积直接缩了 19%。

芯片分逻辑和存储两大类，逻辑芯片里也有存储电路，就是 SRAM 静态随机存储器，也就是我们常说的缓存。

它离计算单元最近，读写速度最快，随着 AI 芯片发展，越来越多设计依赖大容量片上缓存，减少和外部内存的延迟压力。

比如谷歌第八代 TPU，片上SRAM 已经做到 384 兆，这对缓存来说是很大的体积。

但问题来了，逻辑电路微缩一直在推进，SRAM 却被卡了 8 年，从台积电 N5 工艺到现在，SRAM 单元面积一直维持在 0.021 平方微米。

N3 早期曾短暂缩小，但为了良率，在 N3e 上又回到 0.021，强如台积电，也被 SRAM 卡了这么久。

SRAM 面积卡住，意味着缓存要占更多面积和成本，拖累逻辑芯片进步，对 AI 芯片来说，这是比内存墙更严重的缓存墙。

这次台积电在 A14 上终于解决了问题，SRAM 单元面积从此前的 0.021 缩减到 0.017 以下，缩了约 19%，这在 SRAM 领域是重大突破。

咱们先说说 SRAM 的原理，日常用的 DRAM，是一个晶体管配一个小电容，电荷多是 1，少是 0，晶体管管开关，但电荷会漏，得刷新，优点是省空间，缺点是慢。

而 SRAM 靠多个晶体管互相咬住状态，不用刷新，叫静态，经典 SRAM 单元是 6 个晶体管，4 个组成两个反向器交叉连接，形成无限循环，只要有电就保持 0 或 1。

剩下 2 个分别负责读和写，因为离计算单元近，不用刷新，读写速度特别快，所以缓存都用 SRAM。

那为啥 SRAM 这么难微缩？逻辑晶体管只要能开关，容错性高，SRAM 的 6 个晶体管要同时做到三件事：状态咬得住、数据写得进去、读的时候不损坏，这三件事互相冲突。

单元做小后，晶体管变弱，工艺波动就可能晃掉状态，行业关键指标静态噪声容限余量不够，良率直接垮掉，逻辑电路某一个晶体管弱还能凑活，SRAM 差一点数据就没了。

另外，SRAM 的三类晶体管驱动能力要维持固定比例，不能随便缩小放大，否则就乱套。

还有版图设计，接触孔、金属间距都贴到物理下限，SRAM 版图规整，缩小的缓冲空间极小，不像逻辑芯片能灵活调整布线。

所以从台积电 N5 到 N2，高密度 6T 单元面积一直卡在 0.021 平方微米，不是不想缩，是再缩稳定性掉太多。

那台积电怎么解决的？主要靠两把刷子，第二代 GAAFET 和 Nano Flex Pro 设计方法。

第一把是第二代 GAAFET，之前的鳍式晶体管是三面包围沟道，到 N2 换成全包围的 GAAFET，漏电控制更好，能进一步缩小。

第一代 GAAFET 实现了全包围，解决漏电问题，第二代在材料结构上精调，让晶体管在更小尺寸下控制电流。

N2 上靠第一代 GAAFET，台积电收缩了 SRAM 的外围电路，提升宏观密度，但 SRAM 单元本身面积没变。

第二代 GAAFET 让设计规则更激进，各种尺寸间距收紧，SRAM 单元面积终于能缩小，这是缩到 0.017 以下的主要原因。

第二把是 Nano Flex Pro，次要但间接，早年的鳍式时代，鳍片数量决定性能或省电，设计师能灵活搭配。

换到 GAA 后，鳍片变成纳米片，宽窄决定电流或省电，设计库有冲性能和省面积的两种，能混着用。

Nano Flex Pro 优化布局效率，把高性能的 tall cell 高度做成省面积的 short cell 的 1.5 倍，刚好对齐，消除空隙，优化设计规则，提升灵活性，传导到 SRAM 层。

这里要说明，我们说的 0.021 和 0.017 是高密度 SRAM，适合塞进大容量二级三级缓存，高电流、高性能的 SRAM 单元更大，适合一级缓存。

台积电量产的 N2 工艺，靠 GAA 改善了 SRAM 外围电路，宏观密度提升，后续 A16 还会精调外围，但 SRAM 单元面积不变。

A14 才真正收紧单元面积，幅度不小，这意味着占 SRAM 存储宏大头的阵列部分密度提升，后续 AI 芯片能放开手脚用更激进的片上缓存设计，这就是台积电在 AI 时代对缓存墙的贡献。