MOS 管漏电流（IDSS、IGSS、IR 等）随温度升高而指数级增大，这是硅器件的物理本质，也是高温失效的最常见导火索。把最新（2025-2026）文献结论浓缩成三张图一句话，10 秒就能算清高温漏电流到底膨胀多少。

一、指数规律：每 10 ℃ 翻一倍（经验速算）反向 PN 结泄漏＋亚阈值泄漏均遵循  I_leak(T) ≈ I_leak(T₀) × 2^((T−T₀)/10)室温 25 ℃→125 ℃，漏电流 ≈ 2¹⁰ = 1024 倍即 1 µA 器件在 125 ℃ 可膨胀到 ≈ 1 mA——已接近小功率 MOS 的静态功耗上限。

二、物理来源与温度系数（设计公式）

分量机制温度依赖典型系数高温占比反偏 PN 结漂移+扩散∝ n_i² ∝ T³·exp(−Eg/kT)每 10 ℃ ×2>80 % (T>100 ℃)亚阈值沟道表面弱反型∝ exp[−(VGS−VT)/nkT]VT −2 mV/℃20 % (VGS≈0)栅氧隧穿FN/直接隧穿势垒高度↓随 T↑+30 %/100 ℃<1 % (tox>7 nm)

Eg 为硅禁带宽度，k 玻尔兹曼常数；n_i 本征载流子浓度每 8 ℃ 近似翻倍。

VT 负温度系数 −0.5~−3 mV/℃，使亚阈值电流额外指数上升。

三、高温实测曲线（2025 年 650 V 超结 MOS 例）25 ℃：IDSS = 2 µA100 ℃：IDSS = 0.4 mA125 ℃：IDSS = 1.2 mA150 ℃：IDSS = 3.5 mA（已逼近芯片静态功耗极限，必须降额）。

四、工程速算口诀“十度一倍，百度千倍”——25 ℃→125 ℃ 漏电流膨胀 ≈1000×，设计时把 25 ℃ 值直接乘 10³ 做高温功耗预算即可通过初筛。

五、高温设计对策

选高 VT 工艺 or 低漏电系列（如“Low-leakage”后缀）；

栅极加负压关断（−3 V）把亚阈值再降 10×；

结温留 25 ℃ 裕量，不让器件长期 >125 ℃；

对精密采样前端，选用 SOI-CMOS 或 PMOS 输入级——漏电流比 NMOS 低 1~2 量级 。

一句话总结温度每升 10 ℃，MOS 漏电流翻一番；125 ℃ 时是室温的 ≈1000 倍，高温功耗预算必须按此指数系数放大，否则静态功耗就会从“微瓦”变成“瓦”级，直接触发 thermal runaway。