CMOS 微缩仍在继续，晶体管创新没有停，CFET 架构能带来 1.5 到 2 倍的密度提升；

通过在背面部署供电网络，标准单元的高度还能继续下压；
在芯片层面，先进封装可以让一个封装系统塞进一万亿个晶体管，这是过去任何单芯片都做不到的。
下面具体看看：
摩尔定律
台积电的Lu Yang回顾了两个老概念，摩尔定律和 Dennard 微缩，后者在 2006 年前后失效，电压降不下去，功耗密度压不住，性能提升变慢，此后行业进入材料+结构+设计三路并进的时代。

应变硅、High-K 金属栅、FinFET、Nanosheet，到 CFET性能靠架构创新PPAC（性能、功耗、面积、成本）成了新的标尺设计技术协同优化（DTCO）和系统技术协同优化（STCO）成为主线微缩这件事变成了设计、工艺、封装一起的协调与配合。
标准单元
微缩主战场在标准单元，X 方向上，多栅结构和自对准接触让栅长和栅间距持续缩短；Y 方向上，Forksheet 用介质墙把 N、P 间距进一步压缩；背面空间，金属间距继续缩小会带来成本上升和 RC 劣化，台积电的解决方案是把供电网络移到晶圆背面，Super Power Rail 方案保住了栅密度和器件宽度灵活性。


再往下就是 CFET，把 NMOS 和 PMOS 垂直叠起来。台积电已做出 48nm CPP 的单片 CFET 反相器。

功耗和性能
从逻辑性能来看，电阻、电容、漏电，各有对策。
接触电阻（Rc）成了新瓶颈，P 型 SiGe 已做到低于 5×10⁻¹⁰ Ω·cm²；
寄生电容靠内间隔层优化、金属层引入气隙等手段压缩；
漏电要靠多阈值电压工程兜底，GAA 时代需要无体积偶极子调阈值的新工艺；
自热效应比 FinFET 更严重，散热要上升到封装层面一起解决。
variability 和散热
工艺波动影响良率和最低工作电压，局部版图效应会拉大阈值电压和漏电的离散范围，只能依靠工艺改进、模型修正和设计规则约束一起解决。

散热同样棘手，晶体管叠得越复杂，自热越严重；芯片级的解热要靠键合层材料、热通孔、界面材料工程组合发力。

从芯片走向系统
Chiplet 的意义在于成本可控、性能功耗可分别优化、风险更低；3D 芯片间互连密度几十年来持续攀升，让一个封装系统容纳万亿晶体管成为现实。

这其实就是 STCO 的思路，让整个系统的性能、功耗、成本一起最优。
最后，
CMOS 缩放缓了下来，但远没有到头。