西方判定韬定律芯片会更热的结论破产了！

华为最新论文显示，西方基于韬定律逻辑堆叠会让芯片更热的推断破产，何庭波在9月4日发表在“chinaxiv”预印本论文网站上的论文表示，堆叠反而会让芯片总产热量减少，而根据最新披露的数据显示，芯片晶体管密度已经相当于单元高度175nm，栅极间距48nm，基本上达到了台积电N3E（3纳米）的水平。

图示是性能对比的柱状图：

灰色：麒麟 9030 Pro（前代平面芯片，基准）
青绿色：麒麟 2026【等性能模式】：和前代跑完全一样的任务性能
橙色：麒麟 2026【Turbo 全速模式】：芯片跑满全部潜力

有兴趣的朋友可以看看论文全文，不想看也可以看下面极简版：

此前业界对存储芯片堆叠比较认可，目前最高的层级量产版已经堆叠到了321层，长江存储也到了300层，实验室里已经堆叠到了900层，铠侠和三星甚至甚至在规划1000层。HBM最高也堆叠到了16层。

存储芯片可以堆叠很多层的原因是大多数存储单元平时休眠，只有极小一部分块在读写擦写。不会几百层同时满负载发热，热不会全部同时产生。只有编程擦除瞬间局部发热，其余时间静态功耗很低，不过堆叠多了也会发热，但比起逻辑电路每层同时工作发热要好的多。

所以华为韬定律的逻辑堆叠方式并非首创，但此前对逻辑堆叠一直敬而远之，有多个原因，层与层之间精确键合非常困难；每层时钟漂移搞不定；中间层发热很难散热；再有就是3D堆叠的设计软件也不太支持。

华为在因为极紫外光刻机限制无法突破密度的情况下，以3D堆叠为突破口，解决了堆叠键合，优化电路，因为大部分发热不是来自晶体管本身，而是各种导通信号以及供电的线路，比如SoC超过80%功耗消耗在互连走线！

韬定律通过逻辑折叠，将二维平面长走线改为微米级垂直互连，大幅缩短信号传输路径；走线变短，电容下降，还可以进一步压低工作电压，动态功耗显著降低，抵消了晶体管立体密度提升带来的发热压力。

论文中给出的数据是对比（与前代平面架构）：麒麟2026实测关键数据，

1.晶体管密度：1.55亿→2.38亿每平方毫米，提升55%；
2.同等性能条件下功耗：NPU功耗‑66%、GPU‑58%、CPU性能核心‑41%；
3.NPU案例：算力维持29TOPS不变，频率下降63%，电压从0.85V降至0.55V，功耗密度下降73%；
4.工艺：1.5μm混合键合，每平方毫米约50万垂直互连。

逻辑折叠芯片密度更高却没有出现预想的严重过热，当然不是3D堆叠天然就有降温红利，而是架构设计缩短了传输路径、削减数据搬运能耗带来的热量；在密度接近极限，量子隧穿效应急剧增加热量的情况下，不缩减晶体管尺寸，只是缩短信号延迟、优化互连传输，将会成为未来芯片迭代的重要路径。