一颗手机上跑的芯片，把它切开，里面不是一层，是两层。
8 万根硅通孔穿过下面那一片，两片芯片面对面贴上，铜对铜，直接键合在一起。极客湾（Geekerwan）在10 月 3 日把麒麟 9050 Pro 切开、做了三维重建，给出的结论很干脆：华为论文里写的那套结构，是真的。两片裸片，就这么叠着。
但真正值得盯住的，不是"它叠起来了"。
是论文里那个一直在往下走的数字：1.5 微米、1 微米、720 纳米、480 纳米。华为给它起了个名字，叫齿比。当齿比逼近 1，上下两片晶圆，在设计师眼里就成了同一片晶圆上的两个金属层。
这才是那条分界线。
一、切开看：一颗芯片，其实是两片一颗普通的手机 SoC，结构很直白：下面一块封装基板，往上是一层层金属布线，最上面一层逻辑电路。一层楼，一栋房。
麒麟 9050 Pro 不是这个结构。
它用了两颗裸片，上下堆叠，面贴着面，中间用铜-铜混合键合（Copper-to-Copper Hybrid Bonding）连起来——不是传统封装那种一个个焊球，而是金属层直接对金属层，在原子级别贴合。
上面那片是计算裸片，承担 CPU、GPU、NPU、DSP、ISP、内存控制器、基带这些吃算力的模块。下面那片专门放缓存和 I/O：L1、L2、L3，含12MB的 SLC，再加上 LPDDR PHY、USB 3.2、射频接口、PLL。
两片是谁代工的？业界拆解指向中芯国际的 N+3 和 N+2 两个节点。华为和中芯都没有官方确认过节点，这属于业界推断，不是官方规格，先按推断看。
两片裸片各自是11.13 毫米 × 10.84 毫米，单片面积约120.6 平方毫米，合起来241.3 平方毫米。上一代麒麟 9030 Pro 是141.7 平方毫米——也就说，这颗芯片的硅面积比前代多出约70%。
多出七成面积，但叠起来占的位置反而更小。这是它第一眼的价值。
代价也写在明处：大约8 万根硅通孔（TSV）穿过下面那片，把整个芯片接到基板上；这些通孔加上周围的禁布区，占掉了下片约8%的可用面积。
混合键合剖面：两片硅片面对面，中间是密集的铜柱阵列

二、它把每个模块，都横着切了一刀很多人以为，折叠就是把 CPU 放上面、GPU 放下面，各占一层。
真相比这个狠。
半导体分析机构 Kurnal Insights 放出的裸片显微图显示，华为不是把整个功能块搬上搬下，而是把每个模块都横着切了一刀。以超大核为例：整数、浮点、Load/Store 这些执行单元在上片，L1 和 L2 缓存就放在它们的正下方，靠铜键合直连。GPU、ISP、NPU、基带，同一套打法。
分工的逻辑很简单：缓存、I/O、PLL 发热低、对制程没那么敏感，放下片；运算单元热，放上片，散热条件更好。
这套思路和 AMD 的 3D V-Cache 有点像——都是拿缓存去叠计算。差别在两处：AMD 是把一整块缓存搬到另一层，华为是把逻辑功能块本身切开了；而且华为的键合密度比 AMD 高得多。
最直观的证据是 NPU。它两片合计的面积，比上一代 9030 Pro 大了150%。极客湾实测 INT8 算力68 TOPS，3B 参数模型的预填充快了3 倍。手机端侧能跑30B-A2B的混合专家模型——总参数 300 亿，每次只激活 20 亿。
这里要划一条线：拆解给出的，是结构。"时延降低、电压更低"是按原理推断出来的"应当"，拆解本身没有实测降幅。华为官方口径里的"关键路径时延降 30%"属于官方数据，不是第三方实测，别混着说。
裸片表面：每个功能模块都被横切成上下两层

三、论文里那把没人提的尺子：齿比现在说本文最想说的一点。
芯片是一个二维世界。晶体管铺在一层平面里，信号横着跑。所谓 3D 堆叠，过去基本停留在封装层面——把做好的芯片摞起来，中间用焊球或者硅通孔连。问题是，这层连接的密度太稀。它像在两栋大楼之间架几座天桥：能过人，但过不了多少东西。
真正的分界线，是连接密度什么时候追上芯片内部的布线密度。
华为论文里给这个比值起了个名字：齿比（Gear Ratio）＝ 键合间距 ÷ 顶层金属间距。
这个数越小，两层之间连得越密。齿比小于 3，才能做电路单元级的跨层优化；而当齿比逼近 1，上下两片对设计师来说，就像同一片晶圆上的两个金属层——楼板可以随便开口打洞，"天桥"这个概念就消失了。
论文里有一句很关键的话：当顶层金属间距做到约720 纳米时，键合节距要压到 2 微米以下，理想状态是接近 720 纳米，这时跨层布线的额外开销几乎消失。
这就是这条路线的终点，也是起点。因为它意味着：就算光刻推不动了，还可以靠"把两层缝得足够密"来换性能。
华为的目标是让齿比逼近 1，同时把套刻精度控制在0.5 微米以内。
目前中文报道里，齿比这个词基本只被当成花絮提了一句。这大概率是全网还没人真正讲透的点。
四、华为自己给的时间表这条路线不是画饼，论文给了明确的时间表。
麒麟2026（也就是 9050 Pro 这一代）：键合间距1.5 微米，垂直互连约5000 万，已量产。
麒麟2027：间距1 微米，互连超1 亿，已完成流片。
约三年后：间距720 纳米，互连超2 亿，目标是和顶层金属间距一对一。
最终目标：480 纳米，支持连接更低的金属层。
注意第一行。那篇材料里说"密度是 5000 万"，严格讲这是约 5000 万个垂直互连——是总根数，不是每平方毫米的密度，两个口径别混。同理，1.5 微米是9050 Pro 这一代（论文里的"麒麟2026"），1 微米是下一代（麒麟2027），不是同一颗芯片的迭代。
密度上，这颗芯片从上一代的1.55 亿个/平方毫米提到2.38 亿个/平方毫米，单代提升过半。论文里的远期目标是：2030 年做到2.92 亿、4.3GHz；2031 年超过4 亿、5GHz，等效1.4 纳米。
不过要说清楚——当前这套实现，是有意保守的。键合节距只用 1.5 微米，垂直互连只向下延伸一层，折叠也只选择性地施加在关键路径上。华为没有一上来就全叠。
它换来了什么？看频率。2023 到 2025 这三年，麒麟的平面架构主频从 2.6GHz、2.65GHz 爬到 2.75GHz，三年涨了不到6%；换成折叠之后，单代直接跳到3.1GHz。
论文给的实测数据是（均为华为官方口径）：性能核功耗效率提升41%，最高频率提升近13%，SRAM 频率提升超40%，时钟缓冲器数量减少超50%，时钟偏差减少25%，导线长度减少约30%，跨层片上网络的数据通路面积缩小55%。
第三方那边的成绩单要分两半看：Geekbench 7 跑分大约1317 / 5381（单核 / 多核）；能效上，实测超过了用台积电 3 纳米做的 Google Tensor G6。但 CPU 绝对性能，按 Bernstein 的评估，仍落后苹果 A20 Pro 约30%。
再往大一点看，这套东西不只是给手机的。系统层的 Unified Bus，把跨节点延迟从数十微秒压到约100 纳秒；光互连模块 Hi-ONE 单模块8 Tb/s，传输距离从 1 米以内推到100 米。昇腾 AI 芯片计划在2030 年前后引入逻辑折叠，到 2035 年，AI 硬件的集成度要比 2026 年提升100 倍以上。
五、账单的另一半只算收益不算代价，那是宣传，不是账本。这条路的代价，一样清楚。
第一笔是热。 传统被动散热大概只能撑住100 W/cm²。折叠意味着至少两层高功耗电路叠在一起，热密度直接翻上去。行业里给这个代价起了个名字，叫"热税"（thermal tax）——主频会被散热约束住，还得额外配主动散热方案。
这也正是高通、苹果对这条路"不感兴趣"的核心原因。半导体博主 Taog_1575 的判断是：逻辑折叠的散热问题，和背面供电（BSPDN）的热损耗是一个逻辑；即便靠设计规则限制高性能单元的堆叠、靠缩短路径把功耗压下来，最终还是要面对整体散热能力下降。这是分析者的观点，不是结论，但它解释了为什么这条路目前几乎只有华为在走。
第二笔是工艺。 每多叠一层，光刻、薄膜沉积、化学机械抛光都要整轮重做，设备和材料的用量接近翻倍。
第三笔，也是很难的一笔，是工具。
折叠要求把多层晶圆当成一个整体来设计，还要能在最小的电路单元级别做跨层分配。这件事对 EDA（电子设计自动化）软件的要求，和过去完全不是一个量级。现状是：Cadence、Synopsys、西门子 EDA 这些商用工具，都还没有为这套方法做适配。华为这边在用北京大学的原型 EDA，加上华大九天的国产验证平台在撑。
而何庭波那篇论文里，把 EDA 列在挑战的第一位，给出的差距是国产 EDA 与海外相差约5 到 10 年。
第四笔是生态。 台积电的 CoWoS 占了全球先进封装份额的80% 以上，围绕它的产能、客户、设计服务已经成了一套体系。华为在折叠封装的设计思路上领先，但产能和生态不是一朝一夕的事。
最后要划一条红线：这篇论文自己写得很清楚，逻辑折叠不是放弃先进制程，而是在制程条件固定的前提下，用系统级的时间优化去换性能。所以不存在"不需要光刻机了""绕开先进制程就赢了"这类说法——那是把技术路线读成了口号。
六、这把尺子，量的是另一件事回到开头。如果把这篇稿子压成一句话，大概是：
华为这次真正改的，不是芯片的高度，是量芯片的那把尺子。
摩尔定律量的是晶体管数量翻一倍要多久。华为的论文提出的，是量另一个东西——τ，信号在系统里跑一趟要多久。谁的 τ 更小，谁就更快、更省电。在这个尺子下，把两颗芯片缝得足够密，和把晶体管做得足够小，是同一件事的两种解法。
这盘账至少有三层。
对华为：在先进制程受限的条件下，它用连接密度把"能效"这条线单独拉了起来——跑分没有超过苹果，但同等工作量下更省电，这对一台手机是实打实的。
对行业：先进封装已经从"配角"变成了主战场。CoWoS 之后下一站往哪走，华为和 imec 给的方向是同一个——键合节距继续往纳米级压。
对国内产业链：真正的胜负手，不在某一颗芯片的跑分上，而在设计这套折叠的软件工具什么时候能自己长出来。硬件的账好算，工具的账，要按年算。
这颗芯片并没有赢下跑分。它赢的地方在于：它找到了一条别人暂时没走的路，并且给出了这条路上未来四年每一步的具体数字。
剩下的问题只有一个——工具链跟得上吗？
你觉得，这道题里最难补的是散热、工艺，还是 EDA？评论区聊聊。
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