上一篇停在模型这层：token、向量、Attention、Q/K/V、KV Cache，还有最后那个字是怎么被选出来的。那一套东西活在逻辑世界里。

这一篇换到物理世界。同一套电路，要在硅片上被真的造出来：沉积、光刻、刻蚀、注入、清洗、CMP、量测，一层一层盖上去，最后切开、封装、测试。

一片晶圆从进厂到出厂，走的是上百道工序。任何一道不到位，最后那颗芯片就是废的。

一、芯片不是刻出来的，是一层层盖出来的

图｜晶圆厂里的芯片制造全流程：从单晶硅到成品测试，十四步

很多人一提到芯片制造，第一反应是光刻机。这话不算错，光刻确实是最关键的图形转移手段之一。但一颗芯片不是被光刻机一次刻出来的。

晶圆厂里，一片晶圆要过沉积、光刻、刻蚀、注入、清洗、CMP、量测、互连这些关口，一层一层往上构。ASML 讲制造过程时有几个数字值得记：整个流程可能有数百个步骤；先进芯片的结构层数接近 100 层；每一层都要纳米级对准。

把 Fab 想成一座纳米级制造城市。晶圆在不同设备之间流转，每走一步都要过一遍控制：空气里的微粒、温度、湿度、振动、化学污染、膜厚、线宽、套刻误差。哪一项跑偏，最后那颗芯片就不工作。

先把四个概念分清，后面会一直用到。

表 1 · 四个词常被混着用，混一句就错一句

一句话说完区别：Fab 干的是晶圆制造，在硅上做出晶体管和多层互连；封装厂干的是把裸片变成能焊到板子上的器件。平时说“芯片制造难”，难的绝大部分在前一段。

二、从一根硅锭到一片晶圆

图｜晶圆、Die 与芯片的关系：硅锭切成晶圆，晶圆上排满芯片，切开才是一颗颗裸片

起点不是我们看到的黑色封装芯片，是一片圆形的硅晶圆。

硅是集成电路最核心的基础材料。先长出高纯单晶硅锭，再切成一片片薄圆片，然后研磨、抛光、清洗。做出来的圆片表面极平、极净。

单晶硅锭 → 切片 → 研磨 → 抛光 → 清洗 → 晶圆

晶圆只是底座，本身还不是芯片。一片晶圆上会同时做出大量相同的芯片单元，等所有工序走完，再切开成一颗颗裸片，也就是 Die。裸片经过封装和测试，才变成 CPU、GPU、存储芯片、射频芯片、电源管理芯片这些产品。

所以一片晶圆和一颗芯片之间，还隔着切割、封装、测试三道门。

三、一个循环，跑上百遍

图｜沉积、光刻、刻蚀构成的基本循环：一层做完，磨平，进入下一层

要理解制造，抓住一个循环就够了。

沉积 → 光刻 → 刻蚀 → 去胶清洗 → 量测 → 必要时 CMP → 进入下一层

换成盖楼的说法：沉积是铺材料，光刻是定图案，刻蚀是去掉多余的部分，清洗是扫尾，CMP 是把地面磨平，量测是拿尺子量。量完接着盖下一层。

这个循环要在同一片晶圆上反复几十次到上百次。层与层之间材料不同、图形不同、目的不同，思路是一样的。

第一步常常不是光刻，是沉积。所谓薄膜沉积，就是在晶圆表面铺一层很薄、很匀的材料，可能是绝缘层，可能是导电层，也可能是后面要用的阻挡层、硬掩膜。

四种常见做法。CVD，化学气相沉积，靠气体在晶圆表面反应生成薄膜。PVD，物理气相沉积，常见形式是溅射，把靶材原子打出来落到晶圆上，多用于金属薄膜。ALD，原子层沉积，一层原子一层原子地长，适合对厚度、均匀性、覆盖能力要求极高的场合。热氧化，让硅表面在高温氧气或水汽里长出二氧化硅。

沉积真正的难处不在“盖一层”。厚度要准，成分要稳，应力要可控，缺陷要少，覆盖要匀。先进制程里结构又高又深，薄膜得把沟槽、侧壁、孔洞都盖住，比平面涂层难得多。

四、光刻：把图纸投影到胶上

图｜光刻六步：涂胶、软烘、对准掩模、曝光、显影、图形形成

光刻是大众最熟的一段，也是最贵、最复杂的一段。先纠一个常见误解：光刻不是直接刻硅，是先在光刻胶上成像。

六步。涂胶，在晶圆上旋涂一层光刻胶。软烘，烤掉溶剂，让胶膜附着更牢。对准，把掩模版图形和晶圆上已有的图形对齐。曝光，光透过掩模版投影到胶上。显影，溶掉该溶的那部分，留下胶图形。检查，看线宽、位置、缺陷对不对。

ASML 讲得直白：光刻系统本质上是个投影系统，光带着图形信息穿过掩模版，光学系统把它缩小、聚焦到涂了光敏材料的晶圆上。可以理解成纳米级投影复制。曝光一个区域，晶圆台移一次，接着曝下一个区域，直到整片走完。

先进光刻远不是“照一下”那么轻。光源、物镜、反射镜、掩模版、光刻胶、晶圆台、对准系统、环境控制、计算光刻，每一样都在较劲。关键层上 EUV，尺寸大一些、要求低一些的层仍然用 DUV。不是每一层都值得上最贵的那台机器。

五、刻蚀、注入、清洗、CMP：把图形变成器件

光刻做完，胶图形躺在表面，接下来要把它变成真结构。

刻蚀负责去掉没被胶保护的材料。湿法用化学溶液腐蚀，简单、选择比好、便宜，缺点是各个方向都蚀，侧壁做不直。干法用等离子体，方向性好，深沟槽、细线宽、复杂结构都靠它，先进制程主要用干法。

刻蚀的难处不在“去掉”，在“去得正好”。深度准不准，侧壁直不直，底部有没有残留，掩膜被消耗掉多少，材料之间的选择比够不够，等离子体会不会打伤器件，蚀完好不好洗。刻少了图形打不开，刻多了下面的关键结构就毁了。先进芯片的形貌和良率，很大程度压在刻蚀这一环。

图形有了，硅还得改性，这就是掺杂。纯硅导电能力有限，要在特定区域引入杂质原子，让它变成 N 型或者 P 型。现代做法是离子注入：把硼、磷、砷这类元素的离子加速，打进硅里，靠能量、剂量、角度控制打多深、多浓、怎么分布。

注入会打乱硅的晶格，杂质也不一定待在有效位置，所以后面要退火。退火干两件事：修复晶格损伤，把杂质原子激活，让它们真能参与导电。像往硅里定点撒调味料，再用加热把它摊匀、让结构重新稳下来。

每走完几步，表面就会留下东西：光刻胶、聚合物、副产物、颗粒、金属离子、化学残留。去胶和清洗看着不如光刻体面，在 Fab 里极其关键。纳米尺度上，一颗很小的颗粒就能造成短路或者断路。

清洗的难点在两头。洗轻了，残留影响下一道；洗重了，细小结构被打坏。中间那条线越来越窄，器件越小越窄。

层数一多，还有个躲不掉的问题：表面越来越不平。几十层叠上去，光刻会失焦，互连也会变形。CMP 就是干这个的，化学机械平坦化，靠化学腐蚀加机械抛光，把表面磨平，或者去掉多余材料。

Applied Materials 的描述里有两个细节值得记：晶圆背面要施加精确压力，正面和带化学物质与磨料的旋转抛光垫接触；去除量要控住，别把关键结构磨掉。CMP 用在浅沟槽隔离、钨接触孔填充后的去除、铜大马士革工艺、层间介质平坦化，几乎贯穿后段。

没有 CMP，多层结构根本做不下去。层数越多，它越重要。

六、边做边测：量测是闭环，不是验收

很多人以为芯片全做完才检测。不是。Fab 里最重要的理念之一是边做边测。

原因很实际：工序太多，等最后才发现问题，前面几个月的投入全废。所以关键工序后面都跟着在线量测和缺陷检测。

量什么。膜厚对不对；关键尺寸 CD，也就是线宽和间距；套刻误差 overlay，当前图形有没有对准上一层；颗粒污染；图形缺陷，断线、桥连、塌胶、残留、缺口；电性参数，方块电阻、接触电阻、漏电、阈值电压；表面形貌，粗糙度、高低差、CMP 之后的平坦度。

这些数据不是拿来打勾的，是拿来回头改工艺的。某批晶圆 CD 偏小，就调曝光剂量或者刻蚀时间；膜厚偏厚，调沉积时间或者气体流量；缺陷突然变多，查设备腔体、药液、搬运、清洗条件。

Fab 的稳定量产能力，很大程度取决于这套“制造—量测—反馈—修正”的闭环转得快不快。

七、晶体管是怎么长出来的

图｜MOS 晶体管剖面：源极、漏极、栅极、栅介质、接触孔和隔离结构

前面讲的是循环，现在回到器件。芯片最基本的开关是晶体管。以 CMOS 里的 MOS 管为例，核心结构就那么几样：源极、漏极、栅极、栅介质、沟道、隔离结构、接触孔、金属互连。

工作原理可以简化成一句：栅极是开关，靠电场控制源极和漏极之间的沟道通不通。栅上加够电压，沟道形成，源漏之间导电；电压不够，沟道关掉，电流过不去。

制造上，晶体管不是一个零件被放到晶圆上，是一道道工序里长出来、刻出来的。先在硅上定义有源区；再做隔离结构，比如浅沟槽隔离，防止器件互相干扰；然后做栅介质和栅极；注入形成源漏；退火激活；开接触孔；最后用金属互连接进上层电路。

先进制程里，结构从平面 MOSFET 走到 FinFET，再走到 GAA、纳米片、纳米线。原因很实在：管子越来越小，平面结构对沟道的控制力不够，只能把沟道立起来、围起来，靠更立体的形状把栅控拿回来，顺便压住漏电。

八、互连：把几百亿个开关接成电路

图｜多层金属互连：接触孔、金属 1 到 4、通孔，把晶体管层接到顶层金属

晶体管做完，芯片还远没完成。一个管子只是一个开关，真正的电路要把海量管子连起来，这活由多层金属互连干。

还是城市那个比方。晶体管是建筑，接触孔是建筑的出入口，底层金属是小区道路，中间金属是主干道，顶层金属是高速和电源干线。

具体有这几样：接触孔，连晶体管源漏或者栅极和第一层金属；金属 1、金属 2、金属 3 一路往上，做横向布线；通孔把不同金属层垂直连起来；顶层金属跑长距离信号、电源、时钟和大电流。

底层的线细、密，管局部连接；高层的线宽、厚，管远距离和供电。芯片层数多不是为了看着复杂，是管子太多，不堆这么多层根本连不开。

层数一多，难度就上来了。每一层都要重复沉积、光刻、刻蚀、填充、CMP、量测，每一层还得和上一层精确对准。ASML 把这种层间对准叫 overlay，纳米级。

说回循环次数。做一层金属互连，大致是这么一串：沉积介质层、光刻定义通孔、刻蚀通孔、清洗、沉积阻挡层、填充金属、CMP 去掉多余金属、量测、再沉积下一层介质、继续定义下一层图形。一层如此，几十层叠加。

这也是 Fab 最难的地方：某一道工序做得漂亮不算本事，难的是每一道都不太差，而且上百道叠起来以后还要稳。所以行内说 Fab 的核心能力是工艺整合，不是单点工艺。

九、晶圆做完，还不是芯片

图｜从晶圆测试到封装成品：CP、切割、装片、键合或倒装焊、封装成型、FT

所有前道器件和后段互连走完，晶圆上已经有了大量完整电路。但它还不能直接用。

先做晶圆测试 CP。探针台接触晶圆上的测试焊盘，对每一颗 Die 做基本电性测试，把明显坏的标出来。这时候标记，比封装完再发现便宜得多。

然后切割，沿划片道把整片晶圆切成一颗颗独立裸片。

接着装片，把裸片贴到封装基板或者引线框架上。

再键合或者倒装焊。金线、铜线、铝线键合，或者用凸点倒装焊，把裸片的电极接到基板上。

然后封装成型，塑封、盖帽、灌封，保护芯片，同时给出机械支撑、散热路径和外部引脚。

最后成品测试 FT。功能、性能、功耗、可靠性一起测，筛出合格品。

所以 Fab 完成的是最核心的晶圆加工，一颗能交付的芯片还得过封装和测试这两关。AI 芯片、HBM、Chiplet、2.5D/3D 封装起来以后，封装早就不只是外壳，它直接决定带宽、功耗、性能和成本。

十、为什么先进制造这么难

图｜为什么先进芯片制造这么难：尺寸、套刻、工序、环境、良率五个角度

难，不在某一步神秘。它把材料、光学、机械、化学、自动化、量测和良率控制同时逼到了极限。

尺寸。线宽、间距、栅长、接触孔都进了纳米级。尺寸波动一点，器件性能就变；边缘粗糙一点，电流就受影响；残留一点，就短路或者漏电；位置偏一点，上下层就接不上。这个尺度上，制造不是传统意义的加工，是逼近物理极限的材料控制。

层数。管子在下，互连在上，一层层往上接，每层都要和上一层对准。几十层图形叠完，任何一处局部偏差都可能开路或者短路。

工序。动辄上百道，每道都有自己的工艺窗口。单步良率 99.9% 听起来很好，上百道串起来，账就不是那个数了。

0.999^100 ≈ 0.905　（按 100 道工序、单步 99.9% 简单相乘，只作量级示意）

环境。超洁净。温度、湿度、振动、颗粒、静电、金属污染都影响结果。晶圆在设备之间不是人搬的，是自动化系统和晶圆盒在送，洁净室的空气质量和温度一直被控着。

良率和成本。不是做出一颗样品就结束，要稳定量产。一片 300 mm 晶圆上可能有几百颗甚至上千颗芯片，一颗粒、一处图形缺陷、一次刻蚀偏差，就能让其中一片报废。良率高成本低，良率低成本高。先进制程设备贵、流程长，良率直接决定这门生意成不成。

十一、结论

芯片不是被“刻”出来的。它是在硅片上，被几百道工序一层一层构建出来的。

光刻只负责把图形投影上去，后面还要沉积设备长出薄膜，刻蚀设备去掉材料，注入设备改电学性质，CMP 磨平表面，清洗设备去掉污染，量测设备边做边看，最后封装测试把裸片变成能用的产品。

设计是在逻辑世界里画电路，Fab 是在物理世界里把这些逻辑变成真结构。这两件事的难度不在一个量级上。

一颗芯片的背后，不是某一台设备的功劳，是材料、设备、工艺、洁净室、自动化、量测、良率管理和工程经验一起顶住的结果。