周一大早，华为就给中国科技行业放了一颗卫星。

我尝试以自己的理解来讲讲华为海思这个“韬定律”的技术含义，不对的地方请专业人士多指教。

目前芯片摩尔定律的核心原理是：缩小晶体管尺寸，增加晶体管数量来提升性能。而“韬定律”是降低信号传播时间常数来提升性能。

传统芯片制程在单一平面内无限制提升芯片晶体管密度，如今制程逼近3nm之后，晶体管尺寸都到了原子级，量子隧穿导致的漏电、散热不良等问题无法解决。第二个就是先进制程所需要的光刻机精度，以及不良率飙升，让芯片成本越来越高。

连苹果这样不差钱的豪门都有点消化不了高制程芯片的造价，现如今唯一笑哈哈的只有台积电。

“韬定律”则没有遵从摩尔定律的“几何微缩”，而是在芯片的时间常数上另辟蹊径。时间常数指的是信号在芯片内部的快慢，也就是“韬定律”里的τ：τ=R（等效电阻）×C（等效电容）。τ越小，芯片速度越快，反之就是越慢。

我们把芯片内部的电信号传输想象成是水流，R（电阻）就是水管，C（电容）就是水桶。目前先进制程的芯片有接近2000亿个晶体管，水桶已经小到了极限，水管再怎么优化也有那么多个单位晶体管需要连接，再短也短不了。

华为海思现在的解题思路就是把平房变成了楼房，二维平面上的信号传输路径长，延迟高，那就变成三维堆叠，把原来单一平面的晶体管分割成双层甚至多层，再用“电梯”来连接信号传输。韬定律下，水管缩短了，水桶也可以不用一直小，信号不用绕远路，时间常数τ自然就大幅降低了。

其实过去几年，华为一直在尝试用韬定律来提升芯片性能。这个想法听起来不错，但从设计到制造的实现是很困难的。同一区域要塞2~4层逻辑，上下层对齐、互联的精度极高，对不同层之间的介质厚度均匀性标准是接近EUV级别。从“做小”到“做密、做叠、做准”，对国产供应链的挑战极高。高密度的3D堆叠+混合键合，需要纳米级对齐和热失控管理。上下晶圆/裸片对齐要求精度是10nm，是传统平面封装的100倍。双层和多层堆叠之后，单位面积内功耗密度骤升，散热需求更高。

韬定律的出发点是降τ=RC，但立体堆叠的特性，反而让电阻和电容上升很大，漏电更严重。所以在设计时，如何在折叠密度和RC优化之间做平衡，非常烧脑。

现有的EDA设计软件都是基于平面的，统统不适合于解决韬定律所需要。基本上又要华为与国内科研单位重新一起造轮子。

良率与成本，多层堆叠一旦错一个点，整体良率所受影响比平面制程要大很多。讲了这么多，大家现在明白kirin 9030 Pro为什么长时间不能大规模出货了吧。

韬定律的诞生，是基于国产芯片产业链无法获得先进制程的现实困难，是无奈之下只好放弃南坡，从北坡登顶的迂回战术。如此巨大的困难没有让华为低头，也没能让中国科技业屈服，反而逼出了我们今天所看到的韬定律。

世上有千千万万条通往胜利的路，这条长坡厚雪的路虽然艰苦，但一样可以到达光明的未来。

再次致敬默默奋斗在各条战线上的中国科技工作者们，因为有你们，才有了中国制造业由大到强的今天。

华为半导体领域新突破华为发表半导体韬定律华为发表半导体演进新路径